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研究方向1：三維納米電路的制造性設(shè)計(jì)方法EDA技術(shù)

芯片采購網(wǎng)專注于整合國內(nèi)外授權(quán)IC代理商現(xiàn)貨資源，芯片庫存實(shí)時(shí)查詢，行業(yè)價(jià)格合理，采購方便IC芯片，國內(nèi)專業(yè)芯片采購平臺。

進(jìn)入納米工藝節(jié)點(diǎn)，電路的物理結(jié)構(gòu)對工藝容量和設(shè)計(jì)提出了新的挑戰(zhàn)�？芍圃煨院统善仿室殉蔀榧�成電路高端芯片批量生產(chǎn)和盈利的最關(guān)鍵因素之一EDA該技術(shù)搭建了溝通電路設(shè)計(jì)與工藝制造的橋梁，可系統(tǒng)地提高納米芯片的良率和性能。

針對集成電路先進(jìn)工藝制造和設(shè)計(jì)中存在的基性和前瞻性核心問題，實(shí)驗(yàn)室開展了三維納米電路制造設(shè)計(jì)方法和EDA具有自主知識產(chǎn)權(quán)的基礎(chǔ)理論和關(guān)鍵技術(shù)研究，構(gòu)建納米加工設(shè)計(jì)協(xié)同優(yōu)化DFM實(shí)現(xiàn)工藝熱點(diǎn)檢測和寄生參數(shù)提取的全套解決方案，軟件平臺，實(shí)現(xiàn)新一代集成電路設(shè)計(jì)的關(guān)鍵技術(shù)EDA創(chuàng)新和突破工具。研究內(nèi)容包括制造設(shè)計(jì)、三維納米芯片CMP建模理論和方法，建模圖形效應(yīng)，智能填充冗余金屬，EDA并行計(jì)算、全芯片熱點(diǎn)檢測和優(yōu)化等關(guān)鍵技術(shù)。

研究成果：

三維納米電路的制造性設(shè)計(jì)方法EDA技術(shù)研究創(chuàng)新地建立了納米尺度芯片多物理場CMP工藝仿真模型和設(shè)計(jì)優(yōu)化技術(shù)構(gòu)建了納米加工與設(shè)計(jì)的協(xié)同作用ArtDFM滿足大型納米芯片的參考流程和軟件平臺DFM技術(shù)需求。Art系列DFM該軟件包括行業(yè)首款32/28nm HKMG CMP模擬工具與納米節(jié)點(diǎn)銅互連CMP仿真工具，主流布局格式（GDSII、OASIS等)快速處理，提取地圖參數(shù)，智能填充冗余金屬，CMP工藝模擬、熱輸出與反標(biāo)、第三方應(yīng)用集成等功能。Art系列DFM該軟件支持多核架構(gòu)自適應(yīng)并行計(jì)算，其運(yùn)算速度和精度達(dá)到行業(yè)先進(jìn)水平，各項(xiàng)指標(biāo)達(dá)到行業(yè)使用標(biāo)準(zhǔn)，已應(yīng)用于國內(nèi)知名設(shè)計(jì)制造企業(yè)，為其提供全芯片熱點(diǎn)檢測和表面平整度預(yù)測服務(wù)。

納米芯片DFM平臺

平面模擬熱點(diǎn)檢測

研究方向2：高頻電磁場分析及仿真技術(shù)

研究方向重點(diǎn)關(guān)注高頻電磁場算法基礎(chǔ)研究、算法應(yīng)用研究和算法工具開發(fā)，研究內(nèi)容主要包括電磁和多物理耦合場多層建模仿真優(yōu)化技術(shù)、電磁和多物理分析模型降級算法、無線通信通道建模技術(shù)和物聯(lián)網(wǎng)定位應(yīng)用。

研究成果：

在基于廣義本征分解的集成電路互連系統(tǒng)高效物理建模研究中，實(shí)現(xiàn)了廣義本征分解方法(PGD)以及棱鏡單元靜磁場的計(jì)算PGD方法。正交本征分解降級方法正交本征分解方法(POD)與參數(shù)空間維數(shù)的增加相比，PGD優(yōu)勢逐漸凸顯。以模擬低通濾波器的數(shù)值試驗(yàn)為例，PGD比迭代掃頻計(jì)算節(jié)省90%以上的計(jì)算時(shí)間。

為了提高室內(nèi)毫米波無線通信定位混合系統(tǒng)的定位精度，使用它watersheds、主要成分分析和人工神經(jīng)網(wǎng)絡(luò)實(shí)現(xiàn)了對LOS和NLOS波束識別。毫米波束的識別是第一個(gè)。

在并行計(jì)算研究中，結(jié)合任務(wù)級和數(shù)據(jù)級并行，提高了地圖參數(shù)的提取效率。實(shí)現(xiàn)了網(wǎng)格分割優(yōu)化技術(shù)GDSII采用版圖解析獲得的幾何結(jié)構(gòu)文件Tetgen/Gmsh等開源包進(jìn)行網(wǎng)格切割，并借助自動網(wǎng)格加密加速提取版圖參數(shù)。

研究小組利用模型降級及其在電磁數(shù)值分析中的應(yīng)用研究C 編程實(shí)現(xiàn)了POD/PGD這兩種模型降級串行工具利用模型降級中的模型作為一個(gè)相對獨(dú)立的任務(wù)級并行，利用數(shù)據(jù)級并行算法研究一維和二維參數(shù)空間中的全波問題。該計(jì)算表明，POD與PGD可以得到相當(dāng)準(zhǔn)確的解決方案，從而獲得結(jié)構(gòu)共振模態(tài)。

研究方向3：亞閾值低功耗設(shè)計(jì)方法EDA技術(shù)

該研究旨在研究亞閾值極低功耗SoC在移動物聯(lián)網(wǎng)和體域網(wǎng)的應(yīng)用中，設(shè)計(jì)方法、研發(fā)和設(shè)計(jì)亞閾值SoC極低功耗IP，并為對應(yīng)SoC設(shè)計(jì)研究的關(guān)鍵EDA技術(shù)。主要研究PVT-A在偏差下，高魯棒性亞閾值AllegroMicroSystems代理低功耗SoC設(shè)計(jì)方法和關(guān)鍵優(yōu)化技術(shù)主要包括設(shè)備、地圖、電路和架構(gòu)之間的跨層協(xié)同設(shè)計(jì)和優(yōu)化、亞閾值極低功耗基礎(chǔ)單元、新型結(jié)構(gòu)電路和復(fù)雜功能IP的設(shè)計(jì)，PVT-A變化敏感情況的設(shè)備建模、電路建模和模型驗(yàn)證技術(shù)，功耗極低SoC快速統(tǒng)計(jì)分析和優(yōu)化技術(shù)，高魯棒可重構(gòu)異步亞閾值極低功耗SoC開發(fā)相關(guān)核心算法和設(shè)計(jì)技術(shù)EDA軟件原型。

功耗極低的亞閾值SoC設(shè)計(jì)方法及關(guān)鍵EDA技術(shù)框架

研究成果:

EDA亞閾值中心功耗極低SoC設(shè)計(jì)方法及關(guān)鍵EDA在技術(shù)領(lǐng)域開展了多年的研發(fā)工作，研究設(shè)計(jì)了亞閾值溫度傳感器和32位亞閾值SAPTL超前進(jìn)位加法器，16位亞閾值B-SAPTL加法器、16x16亞閾值A(chǔ)SYN-B-SAPTL異步乘法器、動態(tài)可重構(gòu)亞閾值邏輯等極低功耗電路IP，技術(shù)指標(biāo)優(yōu)于文獻(xiàn)報(bào)道的類似功能電路，開發(fā)了單元電路布局微調(diào)軟件、電路結(jié)構(gòu)自動評價(jià)工具、電路設(shè)備參數(shù)優(yōu)化工具、快速High-σ蒙特卡洛分析工具、設(shè)備建模工具PVT敏感的單元電路特工具等。

研究方向四：支持?jǐn)?shù)千萬門高速并行SPICE后仿真技術(shù)

現(xiàn)有SPICE雖然模擬工具的算法不同，但它們通常是基于CPU通用軟件算法，尋求先進(jìn)工藝的超大量設(shè)備模型，超大規(guī)模電路矩陣，特別是RC因?yàn)榫仃嘋PU由于架構(gòu)和運(yùn)算單元的限制，整體運(yùn)算效率已不能滿足先進(jìn)工藝設(shè)計(jì)的需要。

在系統(tǒng)架構(gòu)層面構(gòu)建新的模擬驗(yàn)證方案的基礎(chǔ)上GPU/CPU開發(fā)晶體管級后異構(gòu)平臺高精度模擬工具。通過模擬算法的分解，結(jié)合相應(yīng)的特殊硬件架構(gòu)，適應(yīng)模擬算法的特點(diǎn)，通過軟硬件協(xié)調(diào)，最終實(shí)現(xiàn)現(xiàn)有模擬工具的數(shù)量級以上模擬加速效果，支持更大、更復(fù)雜的模擬驗(yàn)證設(shè)計(jì)，完成原模擬工具無法完成的模擬驗(yàn)證任務(wù)。

研究成果：

到2020年底，開發(fā)的仿真工具性能已達(dá)到主流工具的4~6倍。