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美國時間4月21日，應用材料公司舉辦了全新微縮之旅大師班。在此期間，我們重點討論了芯片制造商在未來幾年提高晶體管密度的兩條途徑。一是延續傳統摩爾定律的二維微縮，即使用EUV光刻和材料工程創造了更小的特性。另一種是設計技術的協同優化（DTCO）以及三維技能，巧妙地優化了邏輯單元的布局，以便在不改變光刻柵距的情況下增加密度。本博客選取英文博客原文，回顧大師課程的技術精髓。

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回顧二維微縮的發展

眾所周知，傳統的摩爾定律二維微縮定義了芯片行業半個多世紀以來的技術發展路線圖。在丹納德2000年左右的微縮時代，我們每兩年將晶體管尺寸減少50%。用于控制晶體管開關狀態的柵極，其長度定義為節點：90納米、65納米等。我們將氧化柵極成比例縮小，芯片制造商享受性能、功率和面積成本(或PPAC)同步改進。回顧過去，這些進步是如此容易！

從2000年到2010年，柵極長度和氧化柵極微縮達到極限：我們可以圖形化較小的特征，但沒有物理問題，如柵極泄漏和接觸電阻，這將抵消降低面積成本帶來的性能和功率效益。因此，我們過渡到等效微縮節點名稱不再與實際尺寸掛鉤。轉而采用應變硅和高K值金屬柵極等材料工程工藝。這樣，即使面積和成本（AC）我們仍然可以保持性能和功率的改進放緩（PP）”效益。2010年以后，三維FinFET結構的誕生，使得PP和AC上一層樓。

當光刻技術停留在193納米浸沒時，材料工程也發揮了作用——將單程圖形化限制在約80納米的格柵距離。雙圖形化和四圖形化分別使微縮能力進一步達到40納米和20納米的格柵距離。

了解EUV(極紫外線)-使圖形更簡單，但使布線更復雜

當發展到5納米節點時，EUV該技術應運而生，實現了25納米格柵間距的圖形化。但是，想讓EUV更實用，需要新的材料工程技術。例如，在EUV在分辨率極限水平上，傳統的阻擋層填充方法很難用晶體管接觸通孔填充金屬。由于金屬布線面積太小，接觸電阻呈指數增加。同時，集成材料解決方案（Integrated Materials Solutions）選擇性接觸沉積有助于取消阻擋層，同時產生較寬的低電阻接觸點。

新的微縮方法及其挑戰

1.進一步EUV微縮的方法

有沒有新的方法可以進一步縮小尺寸？答案是肯定的，有以下兩條路:

● 持續的內部微縮——延續傳統的二維摩爾定律。EUV光刻和材料工程創造了更小的特性。摩爾定律使3納米節點的邏輯密度增加了一半左右。

● 協同優化采用技術（DTCO）巧妙優化邏輯單元布局，提高3納米節點另一半的邏輯密度。

2.EUV材料工程面臨新的挑戰

使用EUV技術生成光子非常困難和昂貴。因此，我們應該讓EUV光刻使用的光子數量只有深紫外刻蝕的十分之一。此外，我們使用它EUV蝕刻的圖形(如交替線條和間隔)會得多。EUV光刻膠的厚度也會大大降低，所以我們可以用更少的光子開發光掩模圖形，這也有助于防止細圖形坍塌粘附。

在4月21日的大師課上，我們討論了使用EUV然后繼續芯片的微縮。前提是我們可以同時解決材料工程和測量方法的六個關鍵問題，如下：

● 問題1：糾正EUV光刻膠的隨機誤差

● 問題二：減少EUV圖形化成本

● 問題3：改進EUV圖形涂層的精度

● 問題4：確保光刻膠圖形在刻蝕晶圓前的保真度

● 問題五:解決邊緣布局錯誤

● 問題六:利用大數據和人工智能加快進展

協同優化采用技術（DTCO）和環繞柵極（GAA）晶體管

如上所述，在3納米節點，50%的邏輯密度來自內部微縮，即傳統的二維微縮。另外50%來自DTCO也就是說，設計技術協同優化。內在微縮為行業服務了50多年，最近出現了DTCO有助于彌補傳統摩爾定律微縮的放緩。DTCO最新的方法是縮小邏輯單元，增加密度，提高面積成本。

1.認識DTCO

DTCO 它是指在不改變光刻柵距的情況下，巧妙地改變邏輯單元元件的布局，實現晶體管的進一步微縮。現在有幾種DTCO芯片設計中使用的技巧。例如，在隔離單個邏輯單元時，設計師用單擴散代替雙擴散，從而達到明顯的微縮效果。設計師還將每個晶體管的鰭片數從三個減少到兩個，稱為減鰭（fin depopulation）處理。同樣，設計師也在努力實現柵極上觸點（contact over gate），也就是說，晶體管的電接觸從側面移到頂部。

在4月MMD代理在21日的大師課上，我們介紹了一項新的創新成果——圍欄極晶體管。它使用了它DTCO同時提高芯片的性能和功率。

2.了解環繞柵極晶體管

2010年，FinFET芯片設計標志著從平面二維晶體管到三維晶體管的芯片設計。（GAA）晶體管將成為繼FinFET之后，芯片行業最大的設計轉型之一。

將GAA描述成“DTCO一種形式可能看起來不合常，但它確實符合DTCO的定義：GAA通過巧妙重排晶體管元件，在同一光刻柵距下實現高于FinFET邏輯密度。幸運的是，陪伴GAA材料工程創新將大大提高功率和性能。下面我們將逐一介紹GAA節約面積的效果，探討延伸生長和選擇性蝕刻的更多用途，并解釋集成材料解決方案（Integrated Materials Solutions）”如何令GAA晶體管占用更小的空間，發揮更大的作用。

概念上講，GAA就像是把FinFET晶體管旋轉90度。柵極環繞著所有的溝道——和只能從三面包圍的溝道FinFET再上一步。DTCO邏輯單元在X和Y方向會縮小。在保持性能不變的情況下，設計師可以大大降低面積成本。然而，他們可能更有可能采取另一種方法：加寬納米片以增加驅動電流，從而提高25%的性能和25%的密度。

外延生長和選擇性腐蝕GAA功率和性能有至關重要的影響

從制造的角度來看，GAA借了很多成熟的FinFET制造工藝。但關鍵區別在于如何確定和控制溝的寬度和均勻性。FinFET，通道寬度由光刻和刻蝕決定，并且常有易變性，這會降低晶體管的性能。GAA，通過更準確的延伸生長和選擇性的蝕刻來定義溝寬，從而實現更高的溝均勻性和晶體管性能。

GAA采用兩種外延生長。快速全外延生長（blanket epitaxy）用于沉積交替硅層和硅鍺層，形成納米片結構。隨后，慢慢選擇性外延生長（selective epitaxy）應力工程設計應用于納米片形結構，以優化晶體管的性能。最后，選擇性蝕刻用于去除硅鍺層——這些硅鍺層是犧牲層，僅用于輔助晶體管電子通道的形成。

集成材料解決方案：減少氧化柵極和高K值金屬柵極的新方法

通道需要進一步設計，以提高晶體管的性能。我們需要從周圍的所有通道中沉積一個柵極氧化層。氧化柵極越薄，驅動電流越高（優化開關性能），泄漏電流越低，從而減少功率浪費和加熱。事實上，氧化柵極微縮已經停滯多年，這一突破無疑是芯片制造商的好消息。

接下來，氧化柵極被高K值金屬柵極堆疊包圍，高K值金屬柵極堆疊負責控制晶體管開關狀態。設計這種柵極其困難，因為GAA溝通間距通常只有10納米，遠小于FinFET溝間距。需要專門設計金屬柵極堆疊的寬度，以優化芯片的功率和性能，針對特定的終端市場，從電池供電移動設備到高性能服務器。行業需要一個解決方案，可以在很小的空間內實現閾值調諧。

應用材料公司已經準備好覆蓋最廣泛的領域GAA制造產品線包括新的生產步驟，包括外延生長、原子層沉積和選擇性蝕刻，以及兩個新的制造理想GAA氧化柵極和金屬柵極的集成材料解決方案（Integrated Materials Solutions）。

多想想:晶體管和芯片還能縮小到什么程度？

回顧4月21日的全新微縮之旅大師課，詳細介紹了兩種微縮方法:使用EUV促進傳統摩爾定律的二維微縮和使用DTCO技巧（如“GAA晶體管)。有了EUV，微縮所面臨的挑戰不是圖形化，而是隨著晶體管接觸點和布線的不斷縮小，電阻呈指數增長。在美國時間5月26日的大師課上，我們將繼續討論這些挑戰，了解背面配電網絡和異構集成。