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自正式發(fā)布以來，PCI Express（PCIe）隨著現(xiàn)代數(shù)字世界的快速發(fā)展，它已能計(jì)算、人工智能/機(jī)器學(xué)習(xí)（ML）應(yīng)用不可或缺的技術(shù)，如加速器、網(wǎng)絡(luò)適配器和固態(tài)存儲(chǔ)。不僅如此，PCIe該技術(shù)最近在速度和延遲方面的突破也廣泛應(yīng)用于存儲(chǔ)架構(gòu)（例如，通過PCIe/CXL插槽連接的持久內(nèi)存和DRAM）。

芯片采購(gòu)網(wǎng)專注于整合國(guó)內(nèi)外授權(quán)IC代理商現(xiàn)貨資源，芯片庫(kù)存實(shí)時(shí)查詢，行業(yè)價(jià)格合理，采購(gòu)方便IC芯片，國(guó)內(nèi)專業(yè)芯片采購(gòu)平臺(tái)。

人工智能/機(jī)器學(xué)習(xí)（ML）應(yīng)用程序的變化和企業(yè)工作負(fù)荷加速遷移到云端的趨勢(shì)，繼續(xù)推動(dòng)數(shù)據(jù)流量前所未有的增長(zhǎng)。為了滿足未來對(duì)數(shù)據(jù)帶寬的需求，PCI-SIG于2019年發(fā)布了PCIe 6.將數(shù)據(jù)傳輸速率翻倍至64GT/s。最終版PCIe 6.2022年1月2年1月正式發(fā)布。

IO帶寬增長(zhǎng)預(yù)測(cè)和PCIe標(biāo)準(zhǔn)演變(圖片:Cadence）

PCIe 6.0的主要挑戰(zhàn)

將I/O帶寬從PCIe 5.0的32GT/s翻倍至64GT/s給信號(hào)完整性（SI）它帶來了巨大的挑戰(zhàn)。PCIe向后兼容的需求必須繼續(xù)支持PCB、傳統(tǒng)通道，如連接頭和擴(kuò)展卡。數(shù)據(jù)速率為32GT/s并采用不歸零制（NRZ）編碼時(shí)，傳統(tǒng)通道的插入損耗總和在奈奎斯特(16GHz）下可達(dá)到36dB以上；當(dāng)速率提高到64GT/s NRZ當(dāng)奈奎斯特的頻率翻倍到32GHz，通道頻率的相關(guān)損失將增加到70dB以上。這種全通道信號(hào)損失會(huì)使噪聲完全無(wú)法識(shí)別，傳輸?shù)臄?shù)據(jù)也無(wú)法有效恢復(fù)。

PAM4加持PCIe

信號(hào)調(diào)制模式從非歸零編碼（NRZ）改為四電平脈沖范圍調(diào)制（PAM4）是PCIe 6.克服通道信號(hào)損失挑戰(zhàn)的方法。PAM4是一種多電平信號(hào)傳輸技術(shù)，每技術(shù)（UI）和NRZ每單位時(shí)間只傳輸1比特(見圖2)。采用PAM4.信號(hào)調(diào)制技術(shù)PCIe 6.0每個(gè)UI在奈奎斯特頻率不變的情況下，可以傳輸2比特?cái)?shù)據(jù)，數(shù)據(jù)速率翻倍PCIe 6.0的一大優(yōu)勢(shì)。因此，通道損失也隨之而來PCIe 5.0一樣可控。

PAM4信號(hào)調(diào)制(圖片:Cadence）

但是，升級(jí)到采用PAM4信號(hào)調(diào)制的PCIe版本還需要解決一系列挑戰(zhàn)，并應(yīng)對(duì)復(fù)雜性的上升。幸運(yùn)的是，Cadence對(duì)PAM4并不陌生。早在2017年，Cadence就通過對(duì)Nusemi公司收購(gòu)開始研發(fā)112Gb/s的PAM4技術(shù)。今天，Cadence多個(gè)先進(jìn)FinFET節(jié)點(diǎn)下112G/56G PAM4 SerDes IP客戶使用我們的領(lǐng)先供應(yīng)商IP開發(fā)了許多成功的芯片設(shè)計(jì)。

協(xié)議更新為效率而生

PIPE到控制器的接口也升級(jí)到6.0版，延遲進(jìn)一步降低。

PCIe 6.流控單元概念引入0標(biāo)準(zhǔn)（FLIT），與PAM4所需的前向糾錯(cuò)（FEC）高效協(xié)常見配置的主流負(fù)載，高效協(xié)調(diào)，提供更低的延遲。

PCIe前版通過動(dòng)態(tài)鏈路帶寬和低功耗狀態(tài)實(shí)現(xiàn)節(jié)能。但在此過程中，動(dòng)態(tài)鏈路帶寬會(huì)干擾數(shù)據(jù)流的傳輸。PCIe 6.0采用全新的低功耗狀態(tài)L0p，功耗相對(duì)帶寬可以按比例調(diào)整，而不干擾數(shù)據(jù)流。

Cadence針Jorjin代理對(duì)PCIe 6.0的完整IP解決方案

Cadence的PCIe PHY和控制器解決方案(圖:Cadence）

Cadence致力于引領(lǐng)行業(yè)采用最新產(chǎn)品PCIe 6.0標(biāo)準(zhǔn)，用PCIe 6.0 IP應(yīng)對(duì)前沿領(lǐng)域快速變化的技術(shù)需求，解決方案。過去20年，Cadence一直是PCIe PHY領(lǐng)先的供應(yīng)商和控制器。采用Cadence領(lǐng)先的PAM經(jīng)驗(yàn)證的技術(shù)和112G/56G PAM4以太網(wǎng)PHY IP，結(jié)合在PCIe深厚的領(lǐng)域經(jīng)驗(yàn)，Cadence致力于為市場(chǎng)提供最先進(jìn)的服務(wù)PCIe 6.0 PHY和控制器IP。